검색어 입력폼

VHDL 설계 레포트(문법적용)

저작시기 2010.04 |등록일 2010.04.24 한글파일한글 (hwp) | 13페이지 | 가격 2,000원

소개글

VHDL 설계 레포트(문법적용)

목차

◆ logic1
1.소스
2. 시뮬레이션
3. 블록 다이어그램

◆ over_write
1. 소스
2. 시뮬레이션
3. 블록 다이어그램

◆ ex1
1.소스
2. 시뮬레이션
3. 블록다이어그램

◆ ex2
1. 소스
2. 시뮬레이션
3. 블록 다이어그램

◆ if
1. 소스
2. 시뮬레이션
3. 블록다이어그램

◆ 다중 if
1.소스
2. 시뮬레이션
3. 블록다이어그램

◆ memory if
1.소스
2. 시뮬레이션
3. 블록다이어그램

◆ case
1. 소스
2. 시뮬레이션 결과
3. 블록다이어그램

◆ for loop
1.소스
2. 시뮬레이션 결과
3. 블록다이어그램

◆ when else
1.소스
2. 시뮬레이션 결과
3. 블록다이어그램

◆ whenelse 연습
1.소스
2.시뮬레이션결과
3. 블록다이어그램

◆ with_select
1.소스
2. 시뮬레이션 결과
3. 블록다이어그램

본문내용

library ieee;
use ieee.std_logic_1164.all;

entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;

architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a=`1`) or (b=`1`) then w <= `1`;
else w <=`0`;
end if;
end process;
no2: process(b,c)
begin
if (b=`0`) or (c=`0`) then x <= `1`;
else x <= `0`;
end if;
end process;
no3: process(w,x)
begin
if (w=x) then y <= `0`;
else y <=`1`;
end if;
end process;
end sample;
다운로드 맨위로