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[논리회로실험]실험5예비보고서 래치와 플립플롭

저작시기 2009.03 |등록일 2010.04.12 워드파일MS 워드 (doc) | 4페이지 | 가격 1,000원

소개글

[논리회로실험]실험5예비보고서 래치와 플립플롭

실험결과 예상 시뮬레이션 등 모두 포함

목차

(1) NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로를 구성하고 그 동작을 설명하시오
<R-S latch 회로 구성 및 시뮬레이션 결과>
<동작 방법>
(2) Master-slave clocked F/F에 대해 설명하고 NAND gate를 사용하여 J-K F/F을 구성하고 동작을 설명하라.
<<Master-slave Clocked Flip-Flop>>
<<동작 방법>>
(3) T F/F (toggle F/F)을 구성하고 그 동작을 설명하라.
<동작 방법>
(4) Latch와 flip-flop의 차이점을 설명하라.
<< 래치 [ latch ] >>
<< 플립플롭 [ flip-flop ] >>
<<Latch와 flip-flop의 차이점>>

본문내용

<동작 방법>
NAND gate로 된 flip-flop회로에서는, 두 입력이 모두 1일 때 flip-flop 상태는 전 상태를 그대로 기억하여 그 상태로 남아있게 된다. 만약 S에 ‘0’을 가하면 Q는 ‘1’로 Q’는 ‘0’으로 변하게 된다. 만약 S를 ‘1’로 바꾼 뒤에 R에 ‘0’을 가하게 되면 flip-flop은 clear상태가 된다. 또한 두 입력이 동시에 0이 되는 순간에는 출력이 모두 1이 되므로 이 조건은 정상적인 flip-flop동작에서는 피해야 한다. 쉽게 설명하면 S값에 ‘1’이 입력되면 Q값은 ‘1’값을 가지고 있다가 R값에 ‘1’이 입력되면 반전되어 Q는 ‘0’값을 지니다가 다시 S값이 ‘1’을 입력하면 다시 ‘1’값을 가지게 된다.
Master-slave clocked F/F에 대해 설명하고 NAND gate를 사용하여 J-K F/F을 구성하고 동작을 설명하라.
J K Q(t) 0 0 Q(t-1) : Latch 0 1 0 : RESET 1 0 1 : SET 1 1 /Q(t-1)
<>
마스터-슬레이브 플립플롭은 2개의 별개의 플립플롭으로 구성된다. 한 회로는 마스터 역할을 하고 나머지 하나는 슬레이브 역할을 한다. 클럭 펄스의 상승 에지(positive edge)에서 첫 번째 플립플롭(마스터)을 세트하고 클럭 펄스의 하강 에지(negative edge)에서 두번째 플립플롭(슬레이브)에 신호를 전달하도록 되어 있으며 기존 클럭 펄스가 있는 플립플롭에 인버터를 추가하여 어떤 형으로든지 만들 수 있는 것이다. 마스터-슬레이브 플립플롭은 두단의 플립플롭을 직렬 연결한 것인데 앞단이 마스터 뒷단이 슬레이브라 한다. 한 개의 클럭 펄스가 동시에 마스터와 슬레이브를 동작시킨다. 슬레이브쪽에는 NOT gate가 삽이되어있으며



Latch와 flip-flop의 차이점을 설명하라.
<< 래치 [ latch ] >> 시간적으로 변화하는 레지스터 및 카운터,데이터 신호 버스상의 디지털 정보를 원하는 시각에 판독하여 등록하는 동작, 또는 그 회로를 뜻한다. 보통 D 플립플롭으로 구성된 레지스터로 입력 정보는 클록 펄스의 상승 시각에서 표본화되어 입력되고 다음 클럭 펄스까지 그 이후의 입력에 관계없이 출력이 보존된다. 계전기 회로에서는 수동 또는 전자적 조작으로 리셋되지 않는 한 그 상태를 유지하도록 하는 동작, 또는 그 계전기를 말한다. << 플립플롭 [ flip-flop ] >> 2개의 안정 상태가 있을 때 한쪽 안정 상태를 정하는 입력이 인가되면 이어서 다른 쪽 안정 상태를 정하는 입력이 인가되기까지 그 상태를 유지하는 회로를 뜻한다. 2개의 안정한 상태를 각각 1 또는 0에 대응시켜 1비트를 기억할 수 있다. 다중 바이브레이터로 플립플롭을 구성하는 경우 2안정 다중 바이브레이터라고 한다. 또 플립플롭의 입력 신호가 교류 결합 회로를 통하여 인가되는 형식의 것을 교류 결합 플립
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