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Example of Clock Division

저작시기 2008.10 |등록일 2010.04.10 워드파일MS 워드 (doc) | 19페이지 | 가격 1,000원

소개글

50MHz의 클럭을 분주하기 위하여 26비트의 레지스터를 이용하였고, 0.5초를 표현하기 위하여 50MHz를 반으로 나눠 25MHz를 분기로 LED를 제어한다.
간편한 숫자 표기를 위하여 Verilog HDL은 다양한 진법의 표기법을 제공하는데 여기서는 한눈에 알아보기 쉽도록 16진수를 이용한다.

목차

1. Introduction 1
1) Summary 1
2) Base Equation 1
3) Port Design 2
2. Design process 2
1) Source Code & Synthesize 2
2) Pin Assignment 5
3) Implement Design & Make MCS File 8
4) Program Configuration 13
5) Testing Picture 16

본문내용

FPGA 뿐만 아니라, 마이크로컨트롤러, 프로세서 등을 이용하여 시간차가 정밀한 작업을 수행할 때 정확한 클럭의 분주를 필요로 하게된다.
특히, FPGA로 제어와 같은 자동 작업을 수행하기 위해서 외부에서 입력 받는 클럭 소스는 작업을 진행하는데 가장 기본이 된다.
이 문서는 Verilog HDL을 이용하여XC3S400 보드의 50MHz 클럭을 분주하고 0.5 초마다 한번씩 LED를 깜빡이는 회로를 설계한다.



4) Program Configuration
PROM 파일의 생성이 끝났으면, 왼쪽 상단 Flows 창의 Boundary Scan 탭을 더블 클릭하고, 오른쪽의 빈 공간에서 마우스 오른쪽 버튼을 클릭하여 팝업 창을 띄운 뒤, Initialize Chain을 선택하면, 자동으로 JTAG 케이블에 연결되어 있는 Xilinx 디바이스를 검색한다.
자동 검색이 끝난 뒤에는 장치에 다운로드할 MCS 파일을 고르는 데, 조금 전에 만들었던 MCS 파일을 선택하고 Open 버튼을 클릭하자.
마지막으로 화면에 나타난 디바이스에서 마우스 오른쪽 버튼을 클릭하고, 이어서 뜨는 팝업 창에서 Program 메뉴를 선택한다.
프로그램 컨피그레이션을 위한 설정 창이다. 다운로드 전 디바이스 안에 있는 내용을 삭제하는 체크도 있고, 세 번째 탭의 Load FPGA를 체크해두면 컨피그레이션이 끝남과 동시에 프로그램이 실행된다. 일반적으로
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