검색어 입력폼

vhdl을 이용한 tri state설계 소스

저작시기 2009.10 |등록일 2010.04.07 한글파일한글 (hwp) | 2페이지 | 가격 1,000원

소개글

vhdl을 이용한 tri state설계 소스와 파형

목차

vhdl을 이용한 tri state설계 소스
파형

본문내용

<Tristate Buffer Selected 신호 대입문>
library IEEE;
use IEEE.std_logic_1164.all;


entity tri_sel is
port( sel,input :in std_logic;
output:out std_logic);
end tri_sel;


architecture test of tri_sel is
signal TEMP : std_logic_vector(1 downto 0);
begin

TEMP <= sel&input;
with TEMP select
output<=`Z` when "00"|"01",
`1` when "11",
`0` when others;
.
.
.
.
다운로드 맨위로