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vhdl을 이용한 xor 선택적, 조건적설계

저작시기 2009.10 |등록일 2010.04.07 한글파일한글 (hwp) | 2페이지 | 가격 1,000원

소개글

vhdl을 이용한 xor 선택적, 조건적설계 소스와 파형

목차

XOR Selected 신호 대입문

XOR Selected 신호 대입문 Test bench

XOR Conditional 신호 대입문

XOR Conditional 신호 대입문 Test bench

본문내용

<XOR Selected 신호 대입문 Test bench>
library IEEE;
use IEEE.std_logic_1164.all;

entity tb_xor_sel is
end tb_xor_sel;

architecture TestBench of tb_xor_sel is
constant CLK_PERIOD : time :=50 ns;


component xor_sel
port(a,b : in std_logic;
xor_out : out std_logic);
end component;

signal a,b : std_logic;
signal xor_out :std_logic;

begin
UO :xor_sel port map(a,b,xor_out);

process begin
a<=`0`;
b<=`0`;
wait for CLK_PERIOD;
a<=`1`;
wait for CLK_PERIOD;
a<=`0`;
b<=`1`;
wait for CLK_PERIOD;
a<=`1`;
wait for CLK_PERIOD;

end process;
end TestBench;
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