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vhdl을 이용한 frequency divide 소스(tb포함)

저작시기 2009.10 |등록일 2010.04.07 한글파일한글 (hwp) | 2페이지 | 가격 1,000원

소개글

vhdl을 이용한 frequency divide 소스(tb포함)

컴파일 실행환경

DUTY cycle < 50%
DUTY cycle = 50%
일때의 소스

파형

본문내용

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity tb_frqdiv is

end tb_frqdiv;


architecture TB_frqdiv of tb_frqdiv is

constant HP : time := 20 ns;

-- Component Declaration of the tested unit
component frqdiv
PORT ( clk, clr : IN STD_LOGIC;
outclk : OUT STD_LOGIC );
end component;

-- Signal Declarations
signal w_clk : std_logic;
signal clr : std_logic;
signal outclk : std_logic;

begin

--Port map for Test
U0 : frqdiv
port map (
clk => w_clk,
clr => clr,
outclk => outclk);

.
.
.
.
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