검색어 입력폼

FF, SP CONVERSION

저작시기 2009.10 |등록일 2010.03.26 워드파일MS 워드 (docx) | 14페이지 | 가격 1,000원

소개글

VHDL을 사용하여 SPARTAN 3E보드에 FLIP FLOP 실험

목차

Abstract & Introduction 소개 및 실험목표
Methods & Results 실험방법 및 결과
Results & Discussion 결과 및 토론

본문내용

실험목적

RS Flip-Flop과 Master-Slave RS Fliip-Flop을 설계해보고 시뮬레이션 해본다. 또한 F/F를 이용하여 8-bit serial-to-parallel register를 설계하고 시뮬레이션 해본다.

Xilinx ISE Webpack의 기능

▶ VHDL 코드 합성
Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 합성툴을 사용하지만 조건에 따라서는 외부 합성툴을 사용하기도 하며 그 대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.

▶ UCF(User Constraints File) 작성
설계자가 회로의 물리적 제약 조건들을 UFC를 통해서 입력할 수 있다.

▶ Implementation(적용)
합성 과정의 출력으로 얻어진 게이트 수준의 Netlist회로를 실제 타겟 FPGA의 구조에 맞게 변환하고 실제 물리적인 칩의 이미지를 생성하는 곳이다. 이는 세부과정(Translate, Mapping, Placement & Route)으로 구성되어 있다.

Spartan-3

▶ FPGA(Field Programmabe Gate Array)란?
프로그램이 가능한 Logic Device, 회로 설계자가 직접회로를 구현할 수 있는 새로운 형태의 주문형 반도체이다. 장점으로는 전력 손실이 적고 설계변경, 오류로 발생되는 시간 및 비용을 감소시킬 수 있다는 점이 있다. 반면 단점으로 프로그램을 위한 배선구조 때문에 속도나 집적도가 떨어진다.

▶ Spartan-3의 사용목적
IC설계를 검증하는 수단으로서 하드웨어적 에뮬레이션을 위한 도구이다. Spartan-3보드를 사용하여 ASIC을 설계하고 검증하며, FPGA로 구현하여 ASIC설계를 시험해 볼 수 있다.

참고 자료

이준성 외 3, 『ISE를 이용한 VHDL 및 FPGA실습』 북스힐 2008.
한규필 외 2, 『VHDL을 이용한 시스템 설계의 이해』 한티미디어 2008
다운로드 맨위로