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Full-adder

저작시기 2006.04 |등록일 2010.01.29 한글파일한글 (hwp) | 7페이지 | 가격 1,500원

소개글

Full-adder

목차

1. 실험값
2. 결과 분석 및 토의

본문내용

Gate-Level Modeling에서는 각 행의 맨 앞에 and나 or과 같이 연산 Gate를 적고, 그 뒤에 Gate의 이름을 적은 후에 괄호 안에 Output과 Input을 적어 넣었다. 여기서 중요한 것은 Output이 맨 앞에 나오고 그 뒤로 Input들을 입력해야 한다는 것이다. 위의 Verilog파일에서 예를 찾아서 확인하자면, and and1( d, a, b, z);의 경우에는 and1이라는 이름을 가진 and Gate이고, 이 연산자의 Input은 x`와 y`, z이다. 그리고 이에 따른 Output은 d이다. 여기서 d는 아래의 or1의 연산 Gate에서 Input중의 하나와 연결되는 것을 확인할 수 있다. 이와 같은 방법으로 Modeling 하는 방법을 Gate-Level Modeling라고 한다.
Gate-Level Modeling와 다르게, 각각의 Gate가 무슨 연산자이고, 그 Gate의 이름을 정의하지 않고서도 각각의 연산자를 대신해서 &나 |, !를 이용하여 Modeling하는 방법이 있다. 이러한 방법을 Dataflow Modeling이라고 한다. Dataflow Modeling에서는 행의 처음마다 assign을 입력하고, 그 뒤로 각각의 Input과 Output사이에 연산자 AND 대신에 &, OR 대신에 |그리고 BUT 대신에 ! 를 사용하여 Modeling을 한다. 이 방법대로라면, 위의 예시로 나와 있는 and and1( d, a, b, z);의 경우에는 assign d = a& b& z; 으로 나타낼 수 있다. 실험을 하면서, Dataflow Modeling가 Gate-Level Modeling 보다 더 편리하게 이용될 수 있다는 것을 알았다. 그리고 Dataflow Modeling와 Gate-Level Modeling 의 방법으로 설계한 두 회로가 서로 비슷한 연산 Delay 시간을 가지며 같은 Waveform을 보이는 것을 통해서, 두 Modeling의 외형은 다르나 결국은 서로 같은 회로를 설계한 것이라고 확인할 수 있었다.
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