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Counter and Function Unit Design

저작시기 2006.05 |등록일 2010.01.29 한글파일한글 (hwp) | 6페이지 | 가격 1,500원

소개글

Counter_and_Function_Unit_Design

목차

1. 실험값
2. 실험 결과 및 분석

본문내용

1. 실험값

① 첫 번째 실험은 Counter에 관한 실험이었다. 여기에서 Counter란 계수기로, 수를 저장하고 명령어가 요구하는 대로 수를 증가 또는 감소시키는 장치이다. 우리가 이번에 실험한 Counter는 명령어가 요구하는 대로 수가 증가하는 Counter이다. 이 Counter는 enable, clock, clear와 같은 3개의 Input과 cnt_value의 1개의 Output을 가진다. 우선 다음과 같은 Verilof File을 작성할 수가 있다. 지금까지의 내용과 같이 맨 윗부분에 Output과 Input을 선언해준 모습을 확인할 수 있다(1~9). 이때에 [ ] 사이에 있는 내용은, 0~의 숫자를 Output으로 가진다는 표현이다. 즉 Output의 크기가 4bit이라는 얘기이다. 11번째 줄에 「 always @ (posedge clock) begin 」와 같은 내용을 확인할 수 있는데, 이는 posedge(상승에지)일 때 clock가 1로 변하면 아래 내용과 같이 동작이 일어난다는 내용이다. 12~13번째 줄은 clear가 1bit의 크기의 1이면, cnt_value는 0을 가리킨다는 의미이다. 즉 cnt_value가 0이라는 이야기는 다시 Reset 된다는 이야기와 같다.
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