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2-Bit Adder Design

저작시기 2006.05 |등록일 2010.01.29 한글파일한글 (hwp) | 4페이지 | 가격 1,500원

소개글

2-Bit_Adder_Design

목차

1. 실험값
2. 실험결과 및 토의

본문내용

이번 실험은 Verilog를 이용하여 2-Bit Binary Adder를 표현하고, 이 Verilog 파일을 Simulation하여 Waveform을 얻어 Truth Table과 일치하는지를 확인하였다.
Gate-Level Modeling으로 Verilog를 작성하든지 Dataflow Modeling으로 작성하든지 그에 따른 Waveform은 일치함을 확인할 수 있었고, 심지어 Delay까지 일치함을 보였다. 그리고 이 Waveform을 분석한 결과 이에 따른 결과는 첫 번째 페이지의 Truth Table과 일치함을 확인할 수 있었다.
이번 실험에서 제일 처음에는 위의 Truth Table를 먼저 작성하였다. Truth Table를 작성하는 방법에 대해서 생각해보자.
제일 먼저 S0을 구할 수 있었다. 이는 단순히 A0과 B0의 논리적이 아닌 수학적인 합을 이용하여 계산하였다. 그리고 이러한 방법으로 0과 1의 값을 얻었다. 하지만 경우에 따라서 carry를 만들어 내는 경우가 있었다. ( ex : B0+A0=2 이므로 S0는 0이지만 carry 1이 생겼다.) 이렇게 생긴 carry는 다음 S1을 구할 때 이용하였다.
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