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평가점수A

베릴로그(Verilog) 실습 모음

저작시기 2009.12 |등록일 2010.01.28 파일확장자압축파일 (zip) | 4페이지 | 가격 2,900원

소개글

일반적으로 verilog 실습시 자주 등장하는 예제에 대한 소스코드/시뮬레이션/분석 레포트입니다.

레포트에는 각 과제에 해당하는 간단한 설명, FSM, 진리표 등이 포함되어 있습니다.

모두 A+를 받은 총 9개의 실습으로 구성되어 있습니다.

목차

- 3가지 종류의 가산기
- Gray Code 인코더/디코더
- Carry Look Ahead Adder
- 7-segment decoder
- ALU
- Clock Generator
- 4-bit/8-bit Comparator
- D Flip Flop
- Shift Register
- Counter
- 베릴로그 문법 문제 (fork-join, initial 문장, delay) 테스트
- 신호등 문제
- 자판기 문제
- 해밍코드 인코더/디코더
- Sequence Detector
- Digital Clock

본문내용

[실습1] 소스 코드 시뮬레이션
module full_adder(x, y, c_in, sum, c_out);
input x, y, c_in;
output sum, c_out;
wire sum, c_out;
assign c_out = (x&y) | (c_in&y) | (c_in&x);
assign sum = x^y^c_in;
endmodule
[실습2] 가산기 진리표, 코드 빈칸 채우기, 시뮬레이션
module full_adder();
input x, y, cin;
output sum, cout;
wire [2:0] din;
wire [1:0] dout;
assign din = {x,y,cin};
assign cout = dout[1];
assign sum = dout[0];
assign dout = (din==0)?0:
((din==1)? 1:
((din==2)? 1:
((din==3)? 2:
((din==4)? 1:
((din==5)? 2:
((din==6)? 2:
((din==7)? 3: ))))));
endmodule

Digital Clock
module DigitalClock(H10, H1, M10, M1, S10, S1, clk, reset);
output [6:0] H10, H1, M10, M1, S10, S1;
input clk, reset;

reg [3:0] h10, h1, m10, m1, s10, s1;

initial begin
h10 = 0;
h1 = 0;
m10 = 0;
m1 = 0;
s10 = 0;
s1 = 0;
end
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