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Verilog를 이용한 booth multiplier 구현

저작시기 2010.01 |등록일 2010.01.16 | 최종수정일 2015.10.25 파일확장자압축파일 (zip) | 가격 1,000원

*해당 문서는 미리보기가 지원되지 않습니다.

소개글

Verilog를 이용한 booth multiplier 구현
실제로 FPGA에서 구현 가능한 코드입니다. * 연산자를 써서 만든게 아니고
booth의 알고리즘을 이용하여 구현하였습니다.
비트 폭도 사용자가 쉽게 설정할 수 있도록 parameter로 설정 할 수 있습니다.
비트 폭에 따라 출력 사이클도 늘어나게 됩니다.
scalable 하게 코딩 되었기 때문이죠.

각 단계는 먹스하나랑 adder 하나만 통과하기 때문에
속도면에서는 굉장히 빠를 것이라고 생각합니다
더 빠른 속도를 원하시면
에더의 구현을 바꾸시면 가능할 것입니다. fast carry같은 식으로 바꾼다하면
많은 효과를 얻을 수 있을 것입니다.

본문내용

파이프라인형식으로 작성되었기 때문에 지속적인 인풋을 계속 처리할 수 있습니다.
시뮬레이션 결과를 보시면 확인하실수 있을듯하군요

혹 질문사항이 있으시면 해주시길

2010년 모두 새해 복 많이 받으세요 .ㅎㅎ

압축파일내 파일목록

booth_multiplier.cr.mti
booth_multiplier.mpf
multiplier.v
multiplier.v.bak
mul_stage.v
nbit_add_sub.v
nbit_register.v
nbit_shift_reg.v
nbit_shift_reg.v.bak
nbit_shift_register.v
tb_multiplier.v
tb_multiplier.v.bak
vsim.wlf
work/_info
work/_vmake
work/multiplier/verilog.asm
work/multiplier/verilog.rw
work/multiplier/_primary.dat
work/multiplier/_primary.dbs
work/multiplier/_primary.vhd
work/mul_stage/verilog.asm
work/mul_stage/verilog.rw
work/mul_stage/_primary.dat
work/mul_stage/_primary.dbs
work/mul_stage/_primary.vhd
work/nbit_add_sub/verilog.asm
work/nbit_add_sub/verilog.rw
work/nbit_add_sub/_primary.dat
work/nbit_add_sub/_primary.dbs
work/nbit_add_sub/_primary.vhd
work/nbit_register/verilog.asm
work/nbit_register/verilog.rw
work/nbit_register/_primary.dat
work/nbit_register/_primary.dbs
work/nbit_register/_primary.vhd
work/nbit_shift_reg/verilog.asm
work/nbit_shift_reg/verilog.rw
work/nbit_shift_reg/_primary.dat
work/nbit_shift_reg/_primary.dbs
work/nbit_shift_reg/_primary.vhd
work/tb_multiplier/verilog.asm
work/tb_multiplier/verilog.rw
work/tb_multiplier/_primary.dat
work/tb_multiplier/_primary.dbs
work/tb_multiplier/_primary.vhd
work/_temp/vlog0jngdn
work/_temp/vlog0wngan
work/_temp/vlogedz8rv
work/_temp/vloget089v
work/_temp/vlogr2dqks
work/_temp/vlogr65q8w
work/_temp/vlogt4zn35
work/_temp/vlogtiyn95
work/_temp/vlogz4evxj
work/_temp/vlogz8rvhg

참고 자료

verilog
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