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Brown, Vranesic McGraw Hill 5장 문제풀이.

저작시기 2008.11 |등록일 2009.06.05 한글파일한컴오피스 (hwp) | 10페이지 | 가격 1,700원

소개글

Brown, Vranesic McGraw Hill-5장의 5.5, 5.24, 그리고 5.25의 문제풀이 및
VHDL CODE,simulation

목차

5.5) 8-bit 2`s complement number에 대한 연산을 하고, arithmetic overflow가 발생하는지를 표시하라. 또한 십진수 sign-and-magnitude 표현으로 바꾸어 확인하라.
5.24) 그림 5.12와 유사하게 3자리 십진수를 그림으로 표현하라. 제일 왼쪽의 수가 0이면 양수이고, 9이면 음수이다. 덧셈과 뺄셈 예를 가지고 타당성을 검증하라.
5.25) Ternary number system인 3진수는 3개의 수인 0,1,2를 사용한다.

본문내용

5.5) 8-bit 2`s complement number에 대한 연산을 하고, arithmetic overflow가 발생하는지를 표시하라. 또한 십진수 sign-and-magnitude 표현으로 바꾸어 확인하라.
sol)

library ieee;
use ieee.std_logic_1164.all;

entity eight_bit_adder is
port
( a, b : in std_logic_vector(7 downto 0);
c0 : in std_logic;
s : out std_logic_vector(7 downto 0);
c8 : out std_logic);
end eight_bit_adder;

architecture sample of eight_bit_adder is
signal c1, c2, c3, c4, c5, c6, c7 : std_logic;

component full_adder port( A, B, Ci : in std_logic;
S, Co : out std_logic);
end component;
begin
FA0 : full_adder port map(a(0), b(0), c0, s(0), c1);
FA1 : full_adder port map(a(1), b(1), c1, s(1), c2);
FA2 : full_adder port map(a(2), b(2), c2, s(2), c3);
FA3 : full_adder port map(a(3), b(3), c3, s(3), c4);
FA4 : full_adder port map(a(4), b(4), c4, s(4), c5);
FA5 : full_adder port map(a(5), b(5), c5, s(5), c6);
FA6 : full_adder port map(a(6), b(6), c6, s(6), c7);
FA7 : full_adder port map(a(7), b(7), c7, s(7), c8);
end sample;

참고 자료

없음
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