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4bit감산기 Verilog구현

저작시기 2006.03 |등록일 2009.04.21 한글파일한컴오피스 (hwp) | 4페이지 | 가격 2,000원

소개글

Verilog로 구현한 4bit 감산기
진리표, 회로도, source code, modelsim simulation포함

목차

4bit 감산기 설계 및 modelsim으로 시뮬레이션.
① 진리표작성
② 블록도
③ Verilog HDL code
④ Modelsim simulation 결과

본문내용

③ Verilog HDL code
//////////////4bit 감산기 모듈 /////////////////////////////////

module hw2_fa4(a,b,c_in,s,c_out);
input [3:0] a,b; //4bit 입력 두 수
input c_in; //c_in = 1로 고정될 수(stimulus모듈에서)
output [3:0] s; /결과값 4bit s
output c_out; //carry 1bit c_out

wire c1,c2,c3; //1bit full_adder연결 wire:각 블록의 c_out역할

fa fa0(a[0],b[0],c_in,s[0],c1); //0번째 위치 계산
중략..

⇒위의 실행결과를 보면,(134ns시간) 0011과 1011의 감산의 결과는 decimal 값으로 바꿔서 본다면 3과 11의 차이다. 이의 결과는 -8 음수로 나온다. 바이너리에서 위의 코드로 작성한 감산기에 적용해 결과를 보면 1000 즉, -8 음수 값이 예측한 결과 값과 같음을 알 수 있다. c_in은 코드에서 1로 고정시켰으므로 1로 출력되는 것을 볼 수 있고 c_out은 감산기 역시 FA로 설계하였으므로 필요에 의해 출력되는 것을 알 수 있다.

참고 자료

없음
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