검색어 입력폼

VHDL M bit 가산기와 비교기(prelab 입니다)

저작시기 2007.10 |등록일 2008.09.28 워드파일MS 워드 (doc) | 16페이지 | 가격 1,900원

소개글

이번 실험은 조합논리회로를 이용한 가산기(adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다. 또한 M bits 가산기와 비교기의 VHDL 설계 표현에 대하여 공부하도록 한다.

목차

1. Purpose of the Experiment

2. Theory(Pre Report)

3. Materials

본문내용

1. Purpose of the Experiment
이번 실험은 조합논리회로를 이용한 가산기(adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다. 또한 M bits 가산기와 비교기의 VHDL 설계 표현에 대하여 공부하도록 한다.
2. Theory(Pre Report)
1. Design a 4-bit adder using two 2-bit adders
- Describe its input output signals
현재 우리가 설계할 가산기는 2 bit adder를 두 개 합쳐 만든 4 bit adder 이다.
우리는 2bit adder를 사용하여 4bit adder를 완성해야 하는데, 신호가 들어가는 원리는 다음과 같다.
ABCD, abcd의 4bit 두 신호가 입력된다고 하자. Carry의 입력은 초기에는 없는 것으로 간주되어 0으로 입력이 되게 된다. 다음으로 각 4bit의 ABCD, abcd신호를 2bit 씩 끊어서 생각을 해야 한다. 일단 최하위 2자리수인 CD와 cd를 2bit 가산기에 넣어 두 수의 합을 알아낸다. 2bit 가산기 또한 1bit 가산기를 붙여서 만든 것이기 때문에, d와 D가 합산이 되어 Carry가 발생되고, 이 Carry값과 C와 c의 합산을 위해 1bit 가산기가 동작하게 되는 것이다. 이렇게 해서 생긴 결과가 최하위 2bit 가산기에서의 발생되는 일이며, 다음으로 최상위 2bit가산기에서는 최하위 bit에서 올라온 Carry가 Carry로 입력되게 되고 AB와 ab가 Carry와 함께 합산되게 된다. 최상위 bit의 가산기에서도 먼저 b와 B, Carry가 합산되게 되고, 여기서 발생된 Carry와 A, a가 합산되어 최종적으로 합산이 완료되는 것이다. 각 과정에서 Carry가 발생하면서 동시에 4bit의 Sum변수에 0~3의 Array에 맞추어 합산 결과가 저장되게 되어있다. 이를 이용하여 마지막으로 Sum과 최종 Carry를 살펴보면 우리가 원하는 출력신호가 되는 것이다.

참고 자료

없음
다운로드 맨위로