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[ASIC] VHDL, Verilog, SystemVerilog의 비교

저작시기 2008.03 |등록일 2008.04.03 한글파일한글 (hwp) | 7페이지 | 가격 1,500원

소개글

세가지의 HDL(Hardware Discription Language)를 비교하는 리포트 입니다.

목차

Introduction
언어별 일반적 특징
VHDL
Verilog
System Verilog
Strong Typing의 장단점
언어 특성 비교
요약

본문내용

Introduction

무수한 하드웨어설계언어의 개선이 증가함에 따라, 특정 설계에 있어 어느 언어가 최적인지를 결정하는데 어려움이 있다. 많은 설계자와 단체들은 다른 언어로의 전환을 고민한다.

이 보고서는 3가지의 일반 HDL 의 기술적 특징을 비교하겠다.

· VHDL(IEEE-Std 1076) : 다양한 인증, 합성(실행) 툴이 지원되는 범용 디지털 설계 언어.
· Verilog(IEEE-Std 1364) : 다양한 인증, 합성 툴이 지원되는 범용 디지털 설계 언어.
· System Verilog : Verilog의 개선판. 현재 System Verilog는 Accellera에 의해 정의되고 있으므로 아직은 IEEE 표준안이 마련되지 않았다.


언어별 일반적 특징

각 HDL은 고유의 스타일과 특징을 갖고 있다. 다음의 설명들은 각 언어들의 총체적인 느낌을 말해준다. 보고서 마지막의 도표는 좀 더 자세한 특성별 비교를 나타낸다.

VHDL

VHDL은 막강하고 풍부하게 typed 언어이다. Ada 프로그래밍 언어로부터 유래하여, 이 언어는 Verilog보다 더 많은 표현을 요구한다. 부가적인 표현들은 설계들을 self-documenting 하기 위함이다. 또한 강력한 타이핑은 어떠한 데이터 타입에서 다른 타입으로 변환하는데 부가적인 코딩을 요구한다.(예컨대 정수형에서 이진벡터 타입으로)

VHDL의 제작자는 모호하지 않은 의미언어와 하나의 툴에서 다른 툴로 쉽게 옮길 수 있는 디자인을 강조한다. 그러므로, 언어와 툴 실행의 인위적 부분으로서의 race conditions는 VHDL 사용자의 관심사항이 아니다.
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