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제 7장 기본 논리 게이트 설계 실험 예비 보고서

저작시기 2007.10 |등록일 2008.03.28 한글파일한글 (hwp) | 4페이지 | 가격 1,000원

소개글

전기전자 기초실험 제 7장 예비보고서입니다

목차

제 7장 기본 논리 게이트 설계 실험
[실험예비]
① 게이트들을 트랜지스터로 어떻게 구현하는지 알아보시오.

본문내용

① 게이트들을 트랜지스터로 어떻게 구현하는지 알아보시오.
→ 좌측 그림은 트랜지스터 2개와 저항 3개로 이루어진 AND 게이트이다. AND게이트는 두 입력 모두에 동작 전압이 인가된 경우에만 출력이 HIGH가 된다. 두 입력이 on 상태가 되면 각 트랜지스터의 컬렉터와 이미터 사이는 단락회로로 볼 수 있다. 그러면 5V의 전원과 출력 사이에 직접적인 경로가 생성되며 따라서 출력에 HIGH 혹은 1상태가 만들어진다.
우측 그림은 트랜지스터 2개와 저항 3개로 이루어진 OR 게이트이다. OR게이트의 회로도는 A와 B 모두 낮은 전압 혹은 0V의 전압 입력을 인가한다면 두 트랜지스터는 꺼지고 각 트랜지스터의 컬렉터와 이미터 사이는 개방 회로로 근사할 수 있다. 만약 두 트랜지스터의 컬렉터와 이미터 사이를 개방회로로 대체하면 공급 바이어스 5V와 출력 사이에는 어떤 연결도 존재하지 않는다. 그 결과 3.3k옴의 저항에는 전류가 흐르지 않는다. 그러므로 출력은 0V가 되며 또는 LOW상태라고 말할 수 있다.
좌측의 그림에 나타낸 기호는 기본이 되는 논리 회로중의 하나인 NOT (반전기 : Inverter) 회로이며, 회로와 진위표를 살펴보면, 이 회로는 공통 에미터 반전기 회로임을 알 수 있다. 진위표에서 출력은 항상 입력 전압 레벨과 반대이다.

참고 자료

전기전자기초실험 교재
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