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VHDL과 VerilogHDL의 차이점

저작시기 2008.01 |등록일 2008.03.18 한글파일한글 (hwp) | 1페이지 | 가격 300원

소개글

VHDL과 VerilogHDL의 차이점을 한페이지 분량으로 간단하게 정리한 것입니다.

목차

없음

본문내용

VHDL과 Verilog HDL은 모두 Hardware Description Language 이다. VHDL은 개발 이후 IEEE에 의해 표준화된 HDL이라면 Verilog HDL은 회사에서 개발하여 발전한 HDL이다. Verilog HDL은 자사에서 생산되는 칩에서 전용으로 사용하는 것이다.
VHDL은 문법 구조가 명확하고 문법제약이 강하기 때문에 표준화되어 학교나 연구실 같은 곳에서 많이 사용된다. 반면 Verilog HDL은 상대적으로 문법제약이 약해서 유연성과 효율성이 높아 회사에서 많이 사용된다. VHDL 문법의 특성은 구현에서의 차이가 있기는 하지만 파스칼 언어와 비슷하다. Verilog의 제어문들은 C와 거의 유사하다. C와의 차이점은 C가 {}을 이용하여 제어문을 구분하지만 Verilog는 begin, end를 사용한다. VHDL은 미국 정부, IEEE, 그리고 대부분의 EDA업계의 지지를 받고 있으므로 이는 Verilog가 특정 회사의 칩에만 국한된다면 VHDL은 다른 회사 사이의 호환성이 보장된다. 특정 Simulator, Technology, Manufacturing 및 Process와 무관하다. 따라서 VHDL이 여러 가지의 서로 다른 Simulator, Technology나 Favrication process로 구현될 수 있음을 알 수 있다. 사용자는 얼마든지 다른 기법을 선택하여 자기의 Design을 구현 할 수 있다
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