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디지털시스템설계_마이크로프로세서_Datapathassembly&Controllogic의구현

저작시기 2006.09 |등록일 2008.02.19 한글파일한글 (hwp) | 10페이지 | 가격 1,000원

소개글

디지털시스템설계 실험 리포트
Datapathassembly&Controllogic의구현
마이크로프로세서

목차

1. 실험 목적

2. 실험내용
(1) PC
(2) IR
(3) decoder

3. 실험결과
(1) PC
(2) IR 과 Decoder

4. discussion

본문내용

1. 실험 목적

이번 실험은 명령어가 2 스테이지 파이프라인 구조에서 수행될수 있게 하기 위해서 stall을 이용하기로 하고 이를 처리하기 위한 logic 을 설계하는 것이다. 우리가 설계할 프로세서의 명령어는 점프와 브랜치를 제외하면 순차적으로 실행하게 되므로 PC = PC + 1 이 되지만 점프나 브랜치 명령어를 쓰게되면 PC 값이 적당한 값을 가지게 되어야 할 것이다. 이번 실험의 목적 중 하나는 이런 PC 값을 원하는 대로 control 해주는 로직을 구현하는 것이고, 두 번째는 명령어가 fetch 되어 저장되는 Instruction Register 를 설계하는 것이다. 우리는 2 스테이지 파이프라인을 이용하게 되므로 점프나 브랜치가 있을 경우에는 점프나 브랜치를 수행하는 동안 이미 fetch 되어버린 다음 명령어를 처리해야할 방법이 필요하다. 이를 해결하기 위해서 stall 을 하게 되는데, 만일 이번에 fetch된 instruction 이 점프나 브랜치일 경우 ( 조건이 충족되어 정말로 점프나 브랜치를 할 경우 ) 에는 이를 수행하는동안 fetch 된 다음 명령어가 실행되지 않도록 IR 을 NOP 으로 강제시킨다. 만일 점프나 브랜치 명령어가 들어왔더라도 조건이 충족되지 않아 그냥 다음 instruction을 수행해야 할 경우에는 stall을 하지 않게 함으로써 낭비를 막게 된다.
세 번째로 설계해야할 logic 은 Decoder 로 우리의 최종 목표인 RISK 프로세서의 모든 블록의 컨트롤 신호를 만들어 주는 블록이다.
즉 이번주 실험의 목표는 PC, IR, Decoder 를 설계하는 것이다.
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