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디지털시스템설계_Baseline구조의이해&RegisterFile설계

저작시기 2006.09 |등록일 2008.02.19 한글파일한글 (hwp) | 7페이지 | 가격 1,500원

소개글

디지털 시스템 설계 실험 결과 리포트

Baseline구조의이해&RegisterFile설계

목차

1. 실험의 목적
2. 실험 내용

(1) 레지스터 파일의 설계
(2) Test Bench

3. 실험 결과
4. Discussion

본문내용

1. 실험의 목적

앞으로 설계하게 될 16비트 RISC 프로세서 설계에 앞서 간단한 레지스터 파일 블록을 설계하여 VHDL 을 이용해 검증하고, Test Bench를 만들어 simulation 해본다.

2. 실험 내용

(1) 레지스터 파일의 설계

레지스터 파일은 내부 FlipFlop에 데이터를 저장하고 있으면서, 입력 주소가 가리키는 데이터를 읽거나 쓰는 기능을 하는 블록이다. input 으로는 Addr_A, Addr_b, WR, CLK, RST , Data_in Signal 이 있으며, output 으로는 Src, Dest Signal 이 있다. 각 Addr_A, Addr_B 가 4비트로 이루어져 있으므로 실제로 내부에는 2의 4승인 16개의 플립플롭을 가져야 하지만, 이번 실험에서는 Addr_A와 Addr_B의 MSB를 무시하고 그냥 8개의 플립플롭을 가지는 것으로 한다. 즉, 내부에 r0에서 r7 까지의 Signal 이 생기게 된다. input과 output의 역할을 자세히 살펴보면 Addr_A 는 Rsrc의 주소를 가리키고 Addr_B는 Rdest의 주소를 가리키며 이 주소에 들어있는 값은 각각 Src 와 Dest 이다. WR 신호가 주어지게 될 때 Addr_B의 주소에 Data_in 을 저장하게 되고, Rst가 주어질 경우에는 모든 내부 플립플롭의 값은 0 이된다.
이때 유의해야 할 점은 ( pseudo code에 의하면 ) reset과 WR 과정은 CLK에 동기화 되어있지만, Src나 Dest는 CLK 와 상관없이 Addr_A, Addr_B가 변하는 즉시 그 값을 가리킬 수 있어야 한다. 이에대한 사항을 만족하는 블록을 VHDL로 설계한 코드는 다음과 같다.

(2) Test Bench

이번 실험에서는 조교님께서 Test Bench를 미리 만들어 주셨다. Test Bench를 간략히 분석하여 주석을 달아보면 다음과 같다.
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