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충북대학교 전기전자공학 디지털실험 7장예비보고서

저작시기 2007.09 |등록일 2008.02.18 한글파일한글 (hwp) | 2페이지 | 가격 1,000원

소개글

충북대학교 전기전자공학 디지털실험 7장예비보고서

목차

목 적
원 리
예비 보고서

본문내용

목 적
1. MyCAD에서 합성한 회로를 FPGA로 구현하는 방법을 익힌다.
2. 실험 6에서 설계한 4비트 산술 논리회로를 Xilinx FPGA 칩으로 구현하여 동작을 검증 한다.

원 리
IC 기술의 발달에 의해 더 많은 소자가 단일 칩에 집적화됨에 따라 디지털 시스템은 더욱 복잡해지고 있어, 지금까지의 실험처럼 개별 논리회로 소자를 이용하여 회로를 구현하는 것은 비용 및 시간이 많이 소요된다. 따라서 IC 칩으로 구현하기 이전에 FPGA(Field Programmable Gate Array)를 사용하여 회로의 설계를 확인하는 작업이 점차 일반화 되고 있다. FPGA는 기존의 PLD에 비해 더욱 유연하고 용도가 많아서 디지털 시스템의 구현시 거의 사용되고 있다.
본 실험에서는 MyCAD 프로그램을 사용하여 합성된 회로를 FPGA 칩으로 구현하여 회로의 동작을 테스트한다. <그림 7-1>은 MyCAD를 이용하여 설계된 회로로부터 FPGA 칩으로 구현되기까지의 전체 흐름을 보여준다. 먼저 MyCAD에서 설계된 회로에 대해 EDIF 파일을 생성한다. (*.EDF) 그 다음으로 Xilinx ISE의 ‘Project navigator`에서 생성된 EDIF 파일을 입
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