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[공학기술]Verilog simulator를 이용한 MIPS single-cycle processor 설계

저작시기 2007.06 |등록일 2007.06.06 한글파일한글 (hwp) | 18페이지 | 가격 1,000원

소개글

Verilog simulator를 이용한 MIPS single-cycle processor 설계입니다.
lw, sw, add, beq가 시뮬레이터 되어있으며 추가로 addi와 bne, j(jump)명령어를 구현하는 방법이 소개되어있습니다.
총 페이지 18페이지로 mips-single 소스가 포함되어있습니다.

목차

* Part 1) Verilog simulator 사용방법 숙지 및 명령어 코드 작성
* Part 2) 프로세서 설계 확장( addi, bne, j 추가)
* Part 3) 수정된 프로세서의 시뮬레이션
* E.T.C.) 프로젝트 후기

본문내용

Part 2--------------------------------------------- 프로세서 설계 확장
1. addi 명령어 추가
* 이장에서는 addi 명령어를 추가 할것입니다.
OP코드 8에 해당하는 I-type형식이며, 상수 피연산자를 한 개 갖는 덧셈명령어로,
수치 명령어는 하드웨어 설계원칙 3. 자주 생기는 일을 빠르게 한다. 의 예증이 됩니다.
상수 피연산자는 자주 사용되므로, 상수 필드를 갖는 산술 명령어를 사용하면 매번 메모리에서상수를 가져오는 것보다 프로그램이 훨씬 빨라집니다.

가) 프로그램 기술
* addi 를 사용하는 명령어를 기술 합니다. instruction memory에 해당하는 rom32.v 파일을 수정함 으로써 addi 를 사용하는 프로그램을 작성할 수 있습니다.
5`d0 : data_out = { 6`d35, 5`d0, 5`d2, 16`d4 }; // lw $2, 4($0) r2=[1]=1
5`d1 : data_out = { 6`d35, 5`d0, 5`d3, 16`d8 }; // lw $3, 8($0) r3=[2]=2
5`d2 : data_out = { 6`d35, 5`d0, 5`d4, 16`d20 }; // lw $4, 20($0) r4=[5]=5
5`d3 : data_out = { 6`d0, 5`d0, 5`d0, 5`d5, 5`d0, 6`d32 }; // add $5, $0, $0 r5=0
5`d4 : data_out = { 6`d8, 5`d5, 5`d5, 16`d2 }; // addi $5, $5, 2 r5 = r5+2
5`d5 : data_out = { 6`d0, 5`d4, 5`d5, 5`d6, 5`d0, 6`d42 }; // slt $6, $4, $5 is $5 > 4?
5`d6 : data_out = { 6`d4, 5`d6, 5`d0, -16`d3 }; // beq $6, $zero, -3 if not, go back 2
5`d7 : data_out = { 6`d43, 5`d0, 5`d5, 16`d0 }; // MEM[0] = $5

참고 자료

기초부터 응용까지 Verilog HDL (차영배 저)
컴퓨터 구조
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