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컴퓨터구조 감산기 학습지도안 ppt

저작시기 2007.05 |등록일 2007.05.27 파워포인트파일MS 파워포인트 (ppt) | 13페이지 | 가격 300원

소개글

컴퓨터구조 감산기 학습지도안 ppt

목차

전시학습 확인 - 가산기
본시학습 - 반감산기, 전감산기
형성평가
차시학습 예습 - 해독기, 부호기

본문내용

반감산기 (HS ; Subtracter)
1비트의 두 2진수를 감산하는 조합 논리 회로
감수(Y)와 피감수(X)의 두 비트를 입력으로 함
두 수의 차를 나타내는 D와 자리 빌림수 B로 구성된다

전감산기 (FS ; Full subtracter)
빌림수를 포함하여 3개의 입력 비트들의 감산을 행함
X:피감수, Y:감수, B0:자리빌림수, D:두 개 출력의 차, B1:자리빌림

해독기 (Decoder)
2진 정보 -> 단일 신호
n비트의 2진 입력 -> 2n개의 출력 중 하나를 선택하여 활성

부호기 (Encoder)
해독기의 반대 기능
입력단자 중 하나에 나타난 정보 -> 2진수로 코드화
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