검색어 입력폼

[전자회로]MOSFET/CMOS pspice시뮬레이션 프로젝트

저작시기 2007.01 |등록일 2007.05.26 한글파일한글 (hwp) | 8페이지 | 가격 1,500원

소개글

1. NOR/NAND Cmos 구현

2. Y=(ABC+DE)F+G Cmos로 구현

3. 2-clock cMOS를 이용한 D F/F 구현

4. Tr을 이용한 ROM 구현

목차

1.2-input CMOS NAND gate와 2-input CMOS NOR gate를 transistor 수준의 회로를 구성하여 실험하고 결과를 분석하시오.
2. Y=(ABC+DE)F+G 를 compound gate CMOS 회로로 설계하여 기능을 실험하고 결과를 분석하시오
3. Two-phase clock을 이용하는 D-type FF의 회로를 transistor 수준으로 구성한 후, FF에 새로운 데이터를 저장시키는 과정과 데이터의 내용을 그대로 보존하는 과정을 실험하고 결과를 분석하시오
4. 2n의 연산을 수행하는 연산기를 ROM lookup table을 이용하여 구현하려고 한다. 이를 transistor 수준의 회로로 구현하여 실험한 후 결과를 분석하시오. 이때 n=0~7 (decimal) 이며 address decoder는 3x8 임 (address decoder는 상용의 IC를 이용해도 무방하며 논리 게이트를 이용하여 구현해도 됨)

본문내용

1.2-input CMOS NAND gate와 2-input CMOS NOR gate를 transistor 수준의 회로를 구성하여 실험하고 결과를 분석하시오.

위 회로도는 nMOS와 PMOS 를 이용한 NAND gate 이다. nMOS는 직렬로 pMOS를 병렬로 연결하면 NAND LOGIC이 된다.

2. Y=(ABC+DE)F+G 를 compound gate CMOS 회로로 설계하여 기능을 실험하고 결과를 분석하시오
왼쪽의 진리표를 보면 모두 `1`일 때만 ‘0’이 나오고( ) 그 외는 ‘1’이 나온다.
이는 NAND gate의 특성이다.


3. Two-phase clock을 이용하는 D-type FF의 회로를 transistor 수준으로 구성한 후, FF에 새로운 데이터를 저장시키는 과정과 데이터의 내용을 그대로 보존하는 과정을 실험하고 결과를 분석하시오

4. 2n의 연산을 수행하는 연산기를 ROM lookup table을 이용하여 구현하려고 한다. 이를 transistor 수준의 회로로 구현하여 실험한 후 결과를 분석하시오. 이때 n=0~7 (decimal) 이며 address decoder는 3x8 임 (address decoder는 상용의 IC를 이용해도 무방하며 논리 게이트를 이용하여 구현해도 됨)

참고 자료

전자회로
다운로드 맨위로