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VHDL Quartus2 D 플립플롭을 이용한 N비트 레지스터 설계

저작시기 2007.01 |등록일 2007.05.14 한글파일한글 (hwp) | 3페이지 | 가격 1,000원

소개글

디플립플롭을 이용한 6비트 레지스터 코드소스와 파형입니다.
캡쳐파일입니다.
그대로 치시면 됩니다.
쿼터스2

목차

1.플립플롭, 레지스터, 카운터의 관계

2. 클럭의 상승 엣지와 하강엣지를 표현하는 VHDL의 구문

3. D 플립플롭을 이용한 N비트 레지스터 설계
1) D 플립플롭 설계
2) N bit 레지스터 설계
3) 6 bit 레지스터의 출력파형

본문내용

3. D 플립플롭을 이용한 N비트 레지스터 설계

1) D 플립플롭 설계

2) N bit 레지스터 설계

N bit 레지스터를 D 플립플롭을 컴퍼넌트를 사용하여 설계하였습니다. 여기서 입력값과 출력값이 N개 이면 N bit 레지스터가 됩니다. 저는 임의로 6개의 입력과 출력을 설정하여 6 bit 레지스터를 설계해보았습니다.

3) 6 bit 레지스터의 출력파형

기본적인 동작원리는 D 플립플롭의 입력이 클럭의 상승엣지일때 출력으로 그대로 나오는 것입니다.
첫 번째 클럭이 상승엣지일때 i2, i3, i5의 값이 1이므로 q2, q3, q5의 출력값이 1로 되고
두 번째 클럭이 상승엣지일때 역시 i2, i3, i5의 값이 1이므로 q2, q3, q5의 갑은 그대로 1이 됩니다.
세 번째 클럭이 상승엣지일때 i1, i4, i6이 1이고 나머진 0이므로 q1, q4, q6의 출력이 1로 되고 q2, q3, q6는 0으로 됩니다.
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