검색어 입력폼

[공학기술]CMOS VLSI 설계의 원리5(7장뒷부분)

저작시기 2007.04 |등록일 2007.04.02 파워포인트파일MS 파워포인트 (ppt) | 21페이지 | 가격 2,000원

소개글

CMOS VLSI 설계의 원리 7장 뒷부분입니다.

목차

7.3 테스트를 위한 설계 전략
7.3.1 테스트가능설계(Design for testability)
7.3.3 스캔방식의 테스트 기술들
7.3.3.1 레벨센시티브 스캔설계
7.3.3.2 직렬스캔
7.3.3.3 부분적 직렬스캔(Partial serial scan)
7.3.3.4 병렬스캔(Parallel scan)
7.3.4 자기테스트 기술
7.3.4.2 메모리 자기테스트
7.3.5 IDDQ 테스트
7.4 칩수준 테스트 기술들
7.4.1 정규적 논리배열들(Regular logic arrays)
7.5 시스템수준 테스트 기술들
7.5.1 경계스캔
7.5.1.1 서론
7.5.1.2 테스트 접근포트
7.5.1.3 테스트 구조
7.5.1.4 TAP 제어기
7.5.1.5 명령어 레지스터
7.5.1.6 테스트-데이터 레지스터
7.5.1.7. 경계스캔 레지스터

본문내용

7.3.3.1 레벨센시티브 스캔설계
IBM에서 개발된 레벨센시티브 스캔설계
(Level Sensitive Scan Design)
LSSD의 기본 구성블록은 (Shift register latch; SRL)
A) ⇒ (L1, L2) 두개의 래치로 구성(L1이 마스터, L2가 슬레이브)
⇒ L1은 직렬 데이터포트 I 와 enable 입력 A를 가짐
A가 high이면 L1(T1)의 값은 I의 값으로 결정
⇒ 데이터포트 D와 enable 입력 C를 가짐
C가 high이면 L1(T1)의 값은 D의 값으로 결정
((A와 C가 동시에 high가 될 수는 없음))
⇒ L2는 B가 high가 되면 T1의 값이 T2로 전달이 됨
B,C) 정상동작에서는 D입력이 레지스터의 정상입력이 되고,
T2는 출력이 됨


SRL들은 연속되는 래치들의 T2 출력과 I 입력을 사용, 직렬로 연결
시스템이 정상적으로 동작할때,
A는 로우로 유지, C와 B는 2중위상비중첩클럭(2가지 위상의 클럭 발생기)으로 간주됨
SRL에 데이터를 적재하거나 SRL로 부터 데이터를 받아들일때,
A와 B는 2중 위상 쉬프트클럭으로 사용

참고 자료

없음
다운로드 맨위로