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평가점수A

Two-Stage CMOS Op-Amp

저작시기 2007.01 |등록일 2007.03.23 한글파일한컴오피스 (hwp) | 6페이지 | 가격 1,000원

소개글

Two-Stage CMOS Op-Amp

목차

실험목적
실험부품 및 사용기기
이론요약
실험순서

본문내용

(1) 2단 연산 증폭기
1. 2단 연산 증폭기에서는 1단 연산 증폭기의 출력을 두 번째 단의 입력으로 사용하여 두 단에 걸쳐 증폭하게 된다. 그림7-1은 2단 연산 증폭기의 회로를 보여준다.






<그림 7-1> 2단 연산 증폭기

2. 이때 전체 이득은 첫째단의 이득과 둘째단의 이득을 곱으로 나타나며 이를 계산하면 다음과 같다. 이 이득은 1단 연산 증폭기 이득에 비해 매우 큰 값이며, 이는 2단 연산 증폭기의 강점으로 나타난다.
3. 그림 7-2는 그림 7-1의 2단 연산 증폭기의 소신호 등가회로이다.



<그림 7-2> 2단 연산증폭기의 소신호 등가회로
4. 그림 7-2에서 pole은 대략 다음과 같이 계산된다.





5. 각 pole에서의 캐패시턴스 값이나 저항 값을 고려하면 p1과 p2는 크기가 비슷하며, 이는 곧 두 pole의 위치가 매우 가까운 위치에 존재한다는 것을 의미한다.

참고 자료

없음
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