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[공학]1×4 DEMUX의 verilog HDL 모델링

저작시기 2007.01 |등록일 2007.02.23 한글파일한컴오피스 (hwp) | 가격 1,000원

소개글

1×4 DEMUX의 verilog HDL 모델링 입니다.
맥스 플러스에서 구현할 수 있습니다.

컴파일 실행환경

verilog HDL
맥스 플러스

본문내용

module DEMUX_1_TO_4 (I, S, D0, D1, D2, D3);
input I;
input [1:0] S;
output D0, D1, D2, D3;
reg D0, D1, D2, D3;

always @ (I or S) begin
case (S)

(이하 생략)

참고 자료

없음
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