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플립플롭

저작시기 2006.10 |등록일 2007.01.11 한글파일한글 (hwp) | 5페이지 | 가격 1,000원

소개글

디지털회로설계실험 10장 플립플롭 사전보고서입니다.

목차

1. 실험목적
2. 이론
3. 사용기기 및 부품
4. 실험과정 및 결과 예측
5. 참고자료

본문내용

1. 실험목적
- RS 플립플롭의 기본 개념을 파악하고 RS-Latch 와의 차이점을 발견한다.
- D 플립플롭의 기본 개념을 파악하고 D-Latch 와의 차이점을 발견한다.
- JK 플립플롭의 구성과 동작 특성 및 레이스 현상에서 나타나는 문제점을 파악한다.
- Master-Slave JK 플립플롭의 구성과 동작 특성을 익힌다.

2. 이론
- RS-플립플롭(RS-Flip Flop)
아래 그림은 상승 모서리 트리거 방식 RS 플립플롭(Set-Reset flip-flop)에 대한 회로도 및 진리표를 나타내었다. 아래그림에 나타낸 회로도를 살펴보면 점선부분은 enable 제어신호를 갖는 RS래치 회로와 동일하며, enable 제어신호 입력단자에 모서리 검출기 회로가 붙어 있음을 알 수 있다. 모서리 검출기 회로는 개념적으로 볼 때 아래 그림(타이밍도)과 같이 구성되며, 정상적인 클럭 CLK를 입력받아 폭이 매우 좁은 일종의 스파이크(spike) 신호 CLK*를 만들어낸다. 스파이크 신호는 회로 구성에 따라 타이밍도(왼쪽) 그림에서와 같이 정상적인 클럭의 상승 모서리에 동기되어 만들어지기도 하고, 타이밍도(오른쪽) 그림에서와 같이 클럭의 하강 모서리에 동기되어 만들어 질 수도 있다. 상승 모서리 검출 회로에서 CLK` 신호는 NOT 게이트의 전달지연시간 Δt 시간 후에 만들어지며, CLK* 신호는 CLK` 신호와 CLK 신호가 모두 1일 때에만 1이 되는데(AND 연산) 이 값 역시 AND 게이트의 전달지연시간 Δt 후에 출력된다. 반면 하강모서리 검출회로의 하강 모서리 검출 회로에서 CLK*는 CLK`와 CLK 값이 모두 0일 때에만 1이 된다(NOR 연산).

참고 자료

- http://princess.kongju.ac.kr/
- http://cafe.naver.com/crazyhacker.cafe?iframe_url=/ArticleRead.nhn%3Farticleid=953
- http://control.cntc.ac.kr/cpu/DOWNFILE/74LS/74LS151.pdf
- 디지털 전자공학실험
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