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가산기와 감산기

저작시기 2006.09 |등록일 2007.01.11 한글파일한글 (hwp) | 5페이지 | 가격 500원

소개글

디지털회로설계실험 6장 가산기와감산기 사전보고서입니다.

목차

1. 실험목적
2. 이론
3. 사용기기 및 부품
4. 실험과정 및 결과 예측
5. 참고자료

본문내용

Ch. 6 가산기와 감산기(Adders and Subtractors)

1. 실험목적
- 반 가산기와 전 가산기의 원리를 이해한다.
- 반 감산기와 전 감산기의 원리를 이해한다.
- 가산기와 감산기의 동작을 확인한다.
- 가산과 감산을 할 수 있는 회로를 설계하는 방법을 익힌다.

2. 이론
- 반 가산기 (Half Adder)
: 2변수에서 입력되는 한 자리의 비트를 덧셈하는 회로이며, 컴퓨터 내부에서 가장 기본적인 계산을 수행하는 회로이다. 두개의 수를 합해서 나온 합과 자리올림이 발생한다.
A = B = 0 이면 S = C = 0
A, B 중 하나만 1이면 S=1, C=0
A = B = 1 이면 S = 0, C = 1
(A=피가수, B=가수, S=합, C=자리올림수)
- 전 가산기 (Full Adder)
: 아랫자리에서 발생한 자리올림까지도 하해 주도록하는 가산기.
A = B = Ci = 0 이면 S = Ci+1 = 0
A, B, Ci 중 하나만 1이면 S=1, Ci+1=0
A, B, Ci 중 2개가 1이면 S=0, Ci+1=1
A, B, Ci 모두 1이면 S=1, Ci+1=1
(A=피가수, B=가수, Ci=하위 자리에서온 자리 올림수, S=합, Ci+1=상위 자리로갈 자리올림수)

참고 자료

- http://cafe.naver.com/carroty.cafe?iframe_url=/ArticleRead.nhn%3Farticleid=6101
- http://cafe.naver.com/carroty.cafe?iframe_url=/ArticleRead.nhn%3Farticleid=5955
- 디지털 전자공학실험
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