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Sucessive Selection Encoder 설계

저작시기 2005.11 |등록일 2006.12.23 워드파일MS 워드 (doc) | 25페이지 | 가격 2,500원

소개글

Ⅰ. 서 론

ADC (Analog-to-Digital Converter)는 System 을 하나의 칩에 넣으려는 SOC (System on chip)와 혼합회로의 설계에 있어 빼놓을 수 없는 기본 부품으로 매우 중요한 역할을 하고 있다. ADC에는 여러 종류가 있으나 속도의 관점에서 flash ADC가 가장 유리한 것으로 알려져 있다. Flash ADC 는 크게 Comparator 와 Encoder 부분으로 구분하여 생각해 볼 수 있으며 병렬로 설계된 Comparator 에서 Thermometer 신호를 뽑아내고 그 신호를 Encoder 에서 Binary Code 로 변환한다.

목차

Ⅰ. 서 론


Ⅱ. Digital 논리 회로의 설계
1. 논리 Gate 의 설계
2. Logical effort 에 의한 논리 회로의 Delay 계산
3. Logical effort 를 위한 값 측정


Ⅲ. Sucessive Selection Encoder 설계
1. SSE 의 원리 및 구조
2. SSE 설계를 위한 Delay 계산
Inverter 의 Delay
TCMUX 의 Delay
Logical effort 에 의한 SSE 의 Delay 계산
3. Successive Selection Encoder 의 설계 및 Delay 측정
Successive Selection Encoder(3bit, 4bit)의 설계와 측정
값에 따른 Delay 비교
8 bit SSE 설계
4. SSE 의 실제 성능 측정


Ⅳ. Analog / Digital Converter 의 설계
1. Type1, Type2 Comparator 를 이용한 4 bit ADC 설계
2. Type2 Comparator 를 이용한 8 bit ADC 설계


Ⅴ. 결 론

본문내용

1. Successive Selection Encoder 의 원리 및 구조
<그림 3.1.1> 은 Flash ADC 의 구조를 간단하게 나타내고 있다. ADC 는 크게 기준 전압과 입력 전압을 비교하는 Comparator 와 Comparator 에서 나온 신호를 Binary Code로 변환하는 Encoder 로 나눌 수 있다. Flash ADC 는 Comparator 를 병렬로 연결하고 그 Comparator 열에서 나오는 TC 신호를 BC 신호로 바꾸는 과정을 거친다. Successive Selection Encoder 라 명명된 새로운 방식의 Encoder 는 기존의 Fat tree 방식에 비해 Gate 숫자가 적고 속도가 빨라 고속 ADC 에 적합한 것으로 제안 되었다.

<그림 3.1.1> ADC 의 구조

참고 자료

[1] 이승훈, 김범섭, 송인규, 최중호 공저 “CMOS 아날로그/혼성모드 집적시스템 설계”, IDEC 교재개발 시리즈 16, 시그마프레스, 1999.

[2] 이기준, Kyusun Choi, 김병수, “고속 플래쉬 AD 변환기를 위한 Successive Selection Encoder의 Logical Effort에 의한 설계”, 전자공학회 논문지 41권, 2004년 1월.

[3] Ivan Sutherland, Bob Sproull, and David Harris, "Logical Effort: Designing Fast CMOS circuits," Morgan Kaufmann Publishers, Academic Press, 1990.
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