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vhdl 을 이용하여 만든 스탑워치 소스

저작시기 2006.01 |등록일 2006.12.22 한글파일한글 (hwp) | 5페이지 | 가격 5,000원

소개글

vhdl 을 이용하여 만든 스탑워치 소스 입니다.

컴파일 실행환경

Xilinx

본문내용

u4 : cnt_one2six port map(clk => clk_1khz,
reset => reset,
value => tmp_value);
u5 : mux_ctrl port map(sel => tmp_value,
seg1 => tmp_seg1,
seg2 => tmp_seg2,
seg3 => tmp_seg3,
seg4 => tmp_seg4,
seg5 => tmp_seg5,
seg6 => tmp_seg6,
seg => seg,
digit => digit);
u6 : debounce port map(clk => clk_1khz,
reset => reset,
sw_in => push1,
sw_out => tmp_push1a);
u7 : debounce port map(clk => clk_1khz,
reset => reset,
sw_in => push2,
sw_out => tmp_push2a);
u8 : start_stop port map(reset => reset,
tmp_push1 => tmp_push1a,
tmp_push2 => tmp_push2a,
clk_100hz => clk_100hz,
start_enable => start_en);
end Behavioral;
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