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연산 회로 설계 실험-예비보고서

저작시기 2006.11 |등록일 2006.11.23 한글파일한컴오피스 (hwp) | 7페이지 | 가격 600원

소개글

연산회로 설계실험 예비보고서 입니다.

목차

1. 목적
2.개요
3. 예비보고서
4. 실험기기 및 부품
5. 실험과정 및 결과측정

본문내용

1. 목적
2진수의 음수 표현을 이해하고, 4-bit 덧셈기/뺄셈기의 구성과 동작 원리를 파악하고 verilog 시뮬레이션을 진행한 후에 FPGA Kit에서 동작을 확인한다. 지금가지 학습한 디지털 공학의 기초를 토대로 간단하게 4-bit 논리연산과 산술연산을 수행하는 ALU(Arithmetic Logic unit)를 verilog 코드로 작성하여 시뮬레이션 검증 후에 FPGA Kit에서 실제 동작을 확인한다.

2. 개요
① 2진수의 음수 표현의 이해
② 4-bit 덧셈기/뺄셈기의 구성과 동작 원리 이해
③ 4-bit 덧셈기/뺄셈기의 verilog 시뮬레이션 및 FPGA Kit 실험 수행
④ 4-bit ALU 구조와 동작 이해와 verilog 코eld
⑤ 4-bit ALU 시뮬레이션 및 FPGA Kit 실험 수행

3. 예비보고서

① 다른 형태의 수 체계를 조사하시오.
- Sign and Magnitude Representation : 이 수의 체계는 크게 부호와 절대값으로 나뉜다. 즉 가장 왼쪽의 비트가 0이면 양수를 1이면 음수를 나타내고 나머지 세 비트가 절대값을 나타낸다. 따라서 0이 양수 0과 음수 0이 있게 된다.

장점 : 양수와 은수의 뒤에 세자리는 동일, 맨 앞자리 (MSB)의 차이로 구별이 쉽다.
단점 : 0이 두 개여서 별도의 구별하는 회로가 필요

숫자 sign and magnitude

+ 0 0000 -0 1000
+ 1 0001 -1 1001
+ 2 0010 -2 1010
+ 3 0011 -3 1011
+ 4 0100 -4 1100
+ 5 0101 -5 1101
+ 6 0110 -6 1110
+ 7 0111 -7 1111




- One`s Complement Representation : 어떠한 수에 대하여 0은 1로 1은 0으로 바꾸어 주는 것으로서 2의 보수를 만들 경우 와 같지만 마지막에 1을 더하지 않는다는 것이 다르다.

장점 : 바로 보수를 취하면 양음을 표현할 수 있음
단점 : 0이 두 개, 덧셈에서 조금 복잡함

숫자 one`s complement

+ 0 0000 - 0 1111
+ 1 0001 - 1 1110
+ 2 0010 - 2 1101
+ 3 0011 - 3 1100
+ 4 0100 - 4 1011
+ 5 0101 - 5 1010
+ 6 0110 - 6 1001
+ 7 0111 - 7 1000

- Two`s Complement Representation : 양수의 경우에는 보통 쓰는 숫자를 2진수로 바꿔서 사용할 수 있다. 그러나 음수의 경우에는 다른 방법으로 표현을 하게 된다. 즉 양수에서 음수로 음수에서 양수로 변환해야 할 때는 2의 보수로 바꾼 다음에 1을 더해주면 된다. 예를 들어 0011을 2의 보수로 바꾸면 1100이 되고 다시 1을 더하면 1101이 된다. 이 결과는 아래의 표에서 -3의 값과 같게 된다. 음수에서 양수로 바꾸는 것도 위와 동일한 방법으로 하면 된다.
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