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[Counter구현]래치(Latch), FF, Counter 구현 (Verilog)

등록일 2006.08.22 워드파일MS 워드 (doc) | 14페이지 | 가격 2,000원

소개글

Latch , FlipFlop, Counter의 기능을 Verilog를 이용해서 구현

Embedded 환경에서 구현 한 소스

컴파일 실행환경

Verilog/Altera Quartus II / DE2 Board 이용

본문내용

█ 래치(Latch)
█ Gated RS 래치(Latch)
█ 플립플롭(FlipFlop)
█ 래치(Latch)와 플립플롭(FlipFlop)의 차이
█ RS 플립플롭
█ RS Master –Slave 플립플롭
█ D 플립플롭 (Delayed 플립플롭) (Gated D 래치(Latch))( D 래치(Latch))
█ Edge-Triggered D 플립플롭
█ JK 플립플롭
█ JK Master-Slave 플립플롭
█ T 플립플롭
█ Counter
█ 소스
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