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[디지털 공학]4비트 리플케리 뺄셈기(ripple carry subtractor)

저작시기 2006.04 |등록일 2006.07.21 워드파일MS 워드 (doc) | 2페이지 | 가격 400원

소개글

4비트 리플케리 뺄셈기를 게이트 수준에서 verilog로 작성하였고
타이밍 다이어그램을 통해 검증도 확인할수 있게 구성되어있다!

목차

1. 소스코드
2. 타이밍다이어그램

본문내용

1. 소스코드
// File name : HalfAdder.v //

module HalfAdder(c,s, x,y);

input x,y;
output c,s;

xor(s, x,y);
and(c, x,y);

endmodule

// File name : FullAdder.v //

module FullAdder(c,s, x,y,z);

input x,y,z;
output c,s;

HalfAdder ha1(c1,s1, x,y);
HalfAdder ha2(c2,s, s1,z);
or (c, c2,c1);

endmodule

// File name : rcs_4bit.v //

module Rcs_4bit(c,s, x,y);

input [3:0] x,y;
output [3:0] s;
output c;

wire [3:0] ny;

not n0(ny[0], y[0]); not n1(ny[1], y[1]); not n2(ny[2], y[2]); not n3(ny[3], y[3]);

FullAdder fa0(c1,s[0], x[0],ny[0],1`b1); FullAdder fa1(c2,s[1], x[1],ny[1],c1);
FullAdder fa2(c3,s[2], x[2],ny[2],c2); FullAdder fa3(c,s[3], x[3],ny[3],c3);

endmod
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