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평가점수A

[전자, 시스템칩설계]verilog를 이용한 4bit Full adder

저작시기 2006.06 |등록일 2006.06.26 한글파일한글 (hwp) | 6페이지 | 가격 500원

소개글

SIPAC 검증 시스템을 이용한 Verilog HDL기초 및 응용 설계 (박인학 외, 홍릉 과학출판사) 책을 토대로 책에서 제시하는 소스를 이용한 4bit full adder 응용 설계와 소스 분석, 기초 이론 정리 등이 포함 되어 있습니다.
또 flowrian을 이용하여 소스를 검증, 입력 파형과 출력파형이 함께 포함되어 있습니다.

본문내용

4bit Full adder
1. 실험 목적
반가산기와 전가산기의 원리를 이해하고, 반가산기를 이용한 4-bit (binary) Full adder를 설계해본다.

2. 실험 이론
(1) 반가산기 (Half adder)
 2개의 입력(A, B)과 2개의 출력-합(S:sum)과 자리올림수(C:carry)를 가지는 논리 회로
 하위 자리에서 올라오는 Carry를 고려하지 않음
 S : 2진수 입력 A와 B 중에서 하나만 1이면 S=1, otherwise S=0
 C : 입력 A 와 B가 모두 1일 경우 C=1, otherwise C=0
 Sum은 Exclusive OR (배타적 논리합) gate로 Carry는 AND gate로 구현
 논리식 : S=AB`+A`B= A⊕B, C=AB
........생략 ........
3. 실험 결과
(1) verilog code & block diagram
① Half adder
module halfadd (a, b, sum, co);
input a;
input b;
output sum;
output co;

assign sum = a ^ b; %sum은 (a ExclusiveOR b) 논리연산결과
assign co = a & b; %co는 (a AND b) 논리연산결과

endmodule
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