검색어 입력폼

[soc 설계]verilog sign ALU 레포트

저작시기 2006.06 |등록일 2006.06.23 한글파일한글 (hwp) | 7페이지 | 가격 2,500원

소개글

verilog 소스 코딩 sign ALU 레포트 입니다

목차

소스
테스트 벡터
소스설명
시뮬래이션 결과

본문내용

소스설명
입력값으로 data 8bit 두 개 와 select 3bit 를 이용 16bit로 data 출력하는 ALU 소스입니다. select 값이 3‘b000 이면 adder 3`b001이면 subtracter 3`010이면 multiplier 3`b011이면 shift right 3`b100이면 shift left 를 하는 소스입니다.
다운로드 맨위로