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[Verilog]Verilog ALU

저작시기 2006.06 |등록일 2006.06.05 파일확장자압축파일 (zip) | 20페이지 | 가격 2,000원

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소개글

verilog로 소스코딩한 ALU입니다
8bit 입력
16bit 출력

컴파일 실행환경

<b>
add.v
alu8bit.v
clock_gen.v
mul.v
select.v
shiftleft.v
shiftright.v
sub.v
test_alu_8bit.v
</b>

본문내용

module alu8bit (clk, reset, in_a, in_b, fun_sel,out);
input clk;
input reset;
input [7:0] in_a;
input [7:0] in_b;
input [2:0] fun_sel;
output [15:0] out;
wire divclk;
wire divclk2;
wire [15:0]addout;
wire [15:0]subout;
wire [15:0]mulout;
wire [15:0]srout;
wire [15:0]slout;

압축파일 내 파일목록

add.v
alu8bit.v
clock_gen.v
mul.v
select.v
shiftleft.v
shiftright.v
sub.v
test_alu_8bit.v
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