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[Verilog]verilgo HDL Modified Booth 알고리즘

저작시기 2006.06 |등록일 2006.06.05 파일확장자기타파일 (v) | 4페이지 | 가격 2,500원

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소개글

Verilog HDL 로 코딩한 소스입니다
8bit 입력 16bit출력
Booth 알고리즘 보다 발전되 Modified booth 알고리즘입니다.

본문내용

module Modified_booth(clk, reset_n, multiplicand, multiplier, multi_out);

input clk, reset_n;
input [7:0] multiplicand;
input [7:0] multiplier;
output [15:0] multi_out;

wire [7:0] multiplicand;
wire [15:0] multiplicand_1;
wire [15:0] multiplicand_2;
wire [7:0] multiplicand_n;
wire [2:0] comp_1;
wire [2:0] comp_2;
wire [2:0] comp_3;
wire [2:0] comp_4;

reg [15:0] multi_out;
reg [15:0] multiplier_1;
reg [15:0] multiplier_2;
reg [15:0] multiplier_3;
reg [15:0] multiplier_4;
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