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[Verilog]Verilog HDL Booth 알고리즘

저작시기 2006.06 |등록일 2006.06.05 파일확장자기타파일 (v) | 3페이지 | 가격 2,000원

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소개글

Verilog HDL로 코딩한
8bit 입력 16비트 출력하는 booth 알고리즘 입니다.

본문내용

module booth_al_8x8(clk, n_reset, multiplicand, multiplier, product);

input clk, n_reset;
input [7:0] multiplier, multiplicand;

output [15:0] product;

wire [15:0] multiplicand_1;
wire [15:0] multiplicand_2;
wire [7:0] multiplicand_negation;
wire [8:0] comp;

reg [15:0] product;
reg [15:0] multiplier_1;
reg [15:0] multiplier_2;
reg [15:0] multiplier_3;
reg [15:0] multiplier_4;
reg [15:0] multiplier_5;
reg [15:0] multiplier_6;
reg [15:0] multiplier_7;
reg [15:0] multiplier_8;
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