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[컴퓨터구조]Multiplier and Division

저작시기 2005.04 |등록일 2006.05.08 워드파일MS 워드 (doc) | 5페이지 | 가격 500원

소개글

< Multiplier and Division >

목차

1.Multiplier
2.Division

본문내용

C. 블럭도와 알고리즘 분석
회로는 처음 8bit, 2의 보수인 수 X와 Y를 입력으로 받는다. X는 Multiplier register인 Q레지스터에 입력한다. Y는 Multicand register인 M레지스터에 입력한다. 그리고 Accumulator A와 Sign Logic인 F, 그리고 Control Unit의 COUNT를 0으로 초기화한다. 처음 덧셈으로 시작하고 후에 Right-shift를 하는데, COUNT가 7이 될 때까지 덧셈과 Right-shitf를 반복한다. 8번의 루프를 다 돌면 마지막으로 각각 한번의 뺄셈과 Right-shift를 하여 끝나게 된다. 덧셈할 때에는 Q[0] 비트의 값이 0일 때는 A레지스터의 값을 변화시키지 않으며, Q[0] bit가 1일 때에는 A와 M레지스터를 서로 더한다. F레지스터의 값은 M[7] bit와 Q[0] bit의 AND 연산을 통하여 나온 값을 다시 F 자신과 OR 연산을 하여 나온 결과를 가지게 된다.
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