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[임베디드]VHDL 기본 실습-순차처리문, 병행처리문, 구조적 표현

저작시기 2006.03 | 등록일 2006.03.30 한글파일 한컴오피스 (hwp) | 13페이지 | 가격 1,000원

목차

2.1 실습 목적
2.2 실습에 앞서 습득해야 할 사전 지식
2.3 실습을 위한 준비
2.4 VHDL 실습
실습 2.4.1 : or, nand, xor 게이트의 병행처리 회로 설계
실습 2.4.2 if문을 이용한 Latch 설계
실습 2.5.3 : case문을 이용한 MUX 회로 설계
실습 2.4.4 : 선택적 병행처리문을 이용한 2X4 Decoder 설계
실습 2.4.5 : component문을 이용한 Full Adder 설계
2.5 결론 및 토의사항

본문내용

2.1 실습 목적
① VHDL의 순차처리문에 대하여 이해한다.
② VHDL의 병행처리문에 대하여 이해한다.
③ VHDL의 구조적 표현에 대하여 이해한다.

2.2 실습에 앞서 습득해야 할 사전 지식
① 하드웨어와 프로그램 개발 방법에 대한 이해
② MAX-Plus II 설치와 사용법에 대한 이해
③ VHDL의 표현방식에 대한 이해
④ VHDL의 객체와 연산자에 대한 이해

2.3 실습을 위한 준비
① VHDL 개발과 시뮬레이션을 수행할 PC
② Altera사의 VHDL 개발 SW : MAX-Plus II의 다운로드 및 설치
③ 교재 : 디지털 시스템 설계를 위한 VHDL 기본과 활용
2.4 VHDL 실습
실습 2.4.1 : or, nand, xor 게이트의 병행처리 회로 설계
① 아래의 Logic 회로는 or, nand, xor 게이트로 이루어져 있다.
② or 게이트는 process no1으로 nand 게이트는 process no2, xor 게이트는 process no3으로 구현한다.
③ 아래 회로의 w와 x는 내부 선 연결인 signal을 사용한다.
※ process문으로 Logic 회로를 구현하여 보고, 시뮬레이션을 통하여 process 간에 병행처리 됨을 확인하여라.

실습 2.4.2 if문을 이용한 Latch 설계
① 아래의 그림은 Latch의 블록도이다.
② 입력 제어신호 en이 ‘1’일 때, 입력 D가 Q로 전달되는 회로이다.
③ LATCH는 입력 제어신호 en=`1`이 될 때, 입력신호 D가 출력으로 전달되고 en=`0`일 경우 이전 값이 유지된다.
④ if문에서 en=`0‘의 조건에서 실행문을 가지지 않는다.
※ if문을 이용하여 다음의 LATCH를 설계하고 시뮬레이션 하여라.

참고 자료

VHDL 기본과 활용 (디지털시스템설계를 위한)
지은이 박세현 지음
출판사 그린
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