검색어 입력폼

[디지탈설계]4bit, 16bit carry look ahead(vhdl)

저작시기 2006.03 | 등록일 2006.03.06 파일확장자 압축파일 (zip) | 2페이지 | 가격 1,000원

소개글

vhdl프로그램으로 작성한
4bit와 16bit CLA(carry look ahead)입니다.
2007년 7월 까지 몇명이 받아가셨는데...갑자기 에러라니요...
vhdl 까실줄 아는분만 받아가세요..

목차

<b>16bitcarrylookahead-.hwp</b>
<b>4bitcarrylookahead-.hwp</b>
<b>cla_16bit.vhd</b>
<b>cla_4bit.vhd</b>
<b>simulation결과물.jpg</b>

본문내용

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity CLA_16bit is
Port ( a : in std_logic_vector(15 downto 0);
b : in std_logic_vector(15 downto 0);
cin : in std_logic;
sum : out std_logic_vector(15 downto 0);
cout : out std_logic);
end CLA_16bit;

architecture adder_16 of CLA_16bit is

component CLA_4bit is
Port ( a : in std_logic_vector(3 downto 0);
b : in std_logic_vector(3 downto 0);
cin: in std_logic;
pout : out std_logic;
gout : out std_logic;
sum : out std_logic_vector(3 downto 0));
end component CLA_4bit;

for all: CLA_4bit use entity work.CLA_4bit(digital_cla);

signal carry4, carry8, carry12: std_logic;
signal p, g: std_logic_vector(3 downto 0);

참고 자료

없음

압축파일 내 파일목록

cla_4bit.vhd
cla_16bit.vhd
simulation결과물.jpg
4bitcarrylookahead-.hwp
16bitcarrylookahead-.hwp
다운로드 맨위로