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[디지털공학]VHDL을이용한 디지털시계

저작시기 2003.03 |등록일 2005.06.05 | 최종수정일 2013.11.22 한글파일한컴오피스 (hwp) | 9페이지 | 가격 1,500원

소개글

일반적인 VHDL 프로그램을 이용한 디지털 시계작성 방법

목차

⑴기본 블록 및 ASM 차트

⑵VHDL Coding & Simulation & Comment
①클럭 분주 블록
②타이머 블록
③디바이더 블록
③ LED_OUT 블록
④ TOP 블록

본문내용

⑵VHDL Coding & Simulation & Comment
①클럭 분주 블록
편의상 60㎐를 발진 클럭으로 사용했음

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity clocks is
port(clk_in : in std_logic;
clk : out std_logic);

end clocks;

architecture act of clocks is
signal clk_out : std_logic_vector(5 downto 0);
begin
process(clk_in)
begin
if(clk_in`event and clk_in=`1`) then
if clk_out ="111100" then
clk_out <= "000000";
clk <=`1`;
else clk_out <= clk_out + `1`;
clk <=`0`;
end if;
end if;
end process;
end act;
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