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[디지털논리회로설계실험]디지털 논리회로 설계실험 예비보고서 5장 기본 연산 회로

저작시기 2005.03 |등록일 2005.03.30 한글파일한컴오피스 (hwp) | 11페이지 | 가격 1,800원

소개글

열심히 자료 조사하여 쓴 레포트 입니다!!

목차

1.실험목표
2.관련이론
3.사용기자재 및 부품
4.실험방법

본문내용

⑴ 실험 목적
연산회로의 기초가 되는 반가산기, 전가산기, 반감산기, 전감산기의 구성 및 동작특성을 실험을 통하여 이해하며 학습한다.

⑵ 관련 이론

2.1 반 가산기 (HA : Half Adder)]

반가산기는 [그림 5-1]과 같이 2개의 1Bit 2진수 A,B를 더하여 그의 합(S)과 자리올림수(C)를 출력하는 논리 연산회로이다.
반 가산기의 진리표, 논리식, 논리회로는 [그림 5-2]와 같다.
[그림 5-1 반 가산기의 블록선도]

전 가산기는 [그림 5-3]과 같이 이전단에서 발생한 자리올림수()를 포함하여 2개의 1 Bit 2진수 A,B를 더하여 그의 합 ()과 자리올림수()를 출력하는 3개의 비트를 가산할 수 있는 논리 연산 회로이다.
전 가산기의 진리표, 논리식, 논리회로는 [그림 5-4]와 같다.
[그림 5-3 전 가산기의 블록선도]

반 감산기는 [그림 5-6]과 같이 2개의 1 Bit 2진수 A에서 B를 빼서 그의 차()와 자리빌림수()를 출력하는 논리 연산 회로이다.
반 감산기의 진리표, 논리식, 논리회로는 [그림 5-7]과 같다.

전 감산기는 [글미 5-8]과 같이 이전단에서 발생한 자리빌림수()를 고려하여 2개의 1Bit 2진수 A에서 B를 빼서 그의 차 ()와 자리빌림수()를 출력하는 논리 연산 회로이다.
전 감산기의 진리표, 논리식, 논리회로는 [그림 5-9]과 같다.

참고 자료

디지털논리회로설계실험
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