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베릴로그를 이용한 FSM(Finite State Machine) 및 자판기 설계

등록일 2005.03.30 한글파일한컴오피스 (hwp) | 가격 2,000원

* 본 문서는 한글 2005 이상 버전에서 작성된 문서입니다. 한글 2002 이하 프로그램에서는 열어볼 수 없으니, 한글 뷰어프로그램(한글 2005 이상)을 설치하신 후 확인해주시기 바랍니다.

소개글

열심히 했습니다^^

컴파일 실행환경

MAX2-PLus 상에서 실행한다

본문내용

1. Verilog Code
module mealy (data_in, data_out, clock); // 모듈구현
output data_out;
input data_in;
input clock;
reg data_out;
reg [2:0] pres_state, next_state; // 현재의 상태와 다음상태를 저장 값으로 지정
parameter st0=3'd0, st1=3'd1, st2=3'd2, st3=3'd3, st4=3'd4;

always @(pres_state or data_in)
begin: fsm
case (pres_state) // 현재의 상태에 따라서

st0: case(data_in) // 현재의 상태가 st0일 경우 다시 케이스문 적용
0: next_state=st0; // 입력이 0이면 다음상태는 다시 st0으로
1: next_state=st1; // 1이면 st1로 넘어감.
endcase
st1: case(data_in) // st0과 같은 원리로 적용
0: next_state=st0; // 입력값에 따라 상태를 변화시킨다.
1: next_state=st2;
endcase
st2: case(data_in)
0: next_state=st0;
1: next_state=st3;
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