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[논리회로] D 및 JK 플립플롭

등록일 2004.07.23 한글파일한컴오피스 (hwp) | 9페이지 | 가격 1,000원

목차

1. 실험5장 D 및 JK 플립플롭
2. 이론
3. 회로도
4. 실험 부품
5. 실험절차
6. 예비보고서
7. 예상 결과보고서

본문내용

1. 실험5장 D 및 JK 플립플롭
2. 이론
(1) D 래치
- SR 래치에서 정의되지 않은 상태를 제거하기 위한 한 가지 방법은 확실하게 입력 S와 R가 동B 시에 1이 되지 않도록 하는 것이다.
- D 래치는 2개의 입력, 즉 D(data), C(control)만을 갖는다. D 입력의 보수는 직접 S'입력으로 가고 D는 R' 입력에 적용된다. 제어입력이 0인 동안 S'R'래치는 1단계에서 두입력을 갖고 회 로는 D의 값의 관계없이 상태를 변화시킬 수 없다.
- 입력 D는 C=1일 때 입력된다.
- D가 1이면 출력 Q=1이 되어 회를 세트상태, D가 0이면 출력 Q=0이되어 회로를 리셋상태로 만 든다.
- D 래치는 내부 기억자치에서 데이터를 보유할 수 있는 능력을 갖고 있다.
- D 래치의 데이터입력에 제시된 2진 정보는 제어입력이 활성화될 때 출력 Q에 전달된다.
- 출력은 제어입력이 활성되는 동안 데이터입력의 변화에 따라 변한다
- 제어입력이 디스에이블되면, 전이가 발생한 시점에서 데이터입력에 유입된 2진 정부가 제어입 력이 다시 인에이블될 때까지 추력 Q에서 유지된다.

참고 자료

없음
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