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[디지털공학] VHDL을 이용한 계산기 설계

등록일 2004.07.14 워드파일MS 워드 (doc) | 51페이지 | 가격 6,000원

소개글

이 자료는 제가 직접 VHDL을 이용하여 계산기를 구현한것입니다..
실제 하드웨어에 다운로드 후 확인과정까지 사진으로 찍어 작성한 보고서 이므로 많은 도움이 될거라 생각합니다..
각블록별로 소스도 같이 있습니다..
많은 도움이 되길 바랍니다..

목차

#1. Concept
1. Object
2. VHDL
3. FPGA
4. Environment of Foundation Series 4.1i
5. Environment of EDA-Kit
#2. Algorism & Simulation
1. Full circuit diagram
2. Block Diagram of CALCULATOR system
a. Shiftreg22
b. Keypad
c. Shiftreg
d. Muladd
e. Adder
f. Subtract
g. Multiply
h. Divider
I. Result
j. Divider_Dec_9
k. Result _Lcd
l. Key_Lcd & Key_Lcd2
m. Lcd_Blk
#3. Curriculum of Simulations

#4. Implementation
1. CALCULATOR system

#5. Conclusion
1. Result
2. Appendix

본문내용

Calculator는 Random한 Key의 입력을 받아 사칙연산을 수행 해야 하므로 사칙연산을 수행하는 Block과 입출력을 저장할 수 있는 레지스터를 만들어야 한다.
따라서 이번 Calculator를 설계한 후에는 VHDL Cording실력 향상과 함께 Hardware의 동작원리를 쉽게 이해할 수 있을것이다.
HDL이전의 하드웨어 설계에서는 주로 레이아웃 편집기(layout editor)나 스키메틱 편집기(schematic editor)를 이용해 작은 블록을 설계하고 이것을 이용해 큰 블록을 설계하는 상향식 설계(bottom-up)를 했다. 하지만 설계해야 할 회로의 규모가 커지고 복잡도가 증가함에 따라 이러한 방법은 한계에 도달하게 되었다. 따라서 알고리즘이나 기능레벨에서 설계가 가능하도록 하는 HDL이 출현하게 되었다. HDL을 통해 회로를 설계하는 방식을 하향식(top-down)설계 방식이라 한다.
HDL은 상위수준의 하드웨어 기술언어이기에 보다 낮은 레벨로 바꾸는 과정이 반드시 필요하게 된다. 이러한 과정을 합성(synthesis)라 한다. HDL로 기술된 회로의 기능을 시뮬레이션 할 때는 합성까지는 필요 없으나 실제 지연이나 타겟 소자(PLD, ASIC...)등의 크기와 특성을 고려한 시뮬레이션 할 때는 합성의 과정을 해 주어야 한다. PLD(Altera, xilinx, ...)등은 전용 시뮬레이터가 있어서 쉽게 합성할 수 있다.
1986년 3월부터 VHDL을 IEEE표준으로 제정하기 위한 노력이 기울여져 1987년 12월에 IEEE-1076이라는 IEEE표준 VHDL이 탄생했다. 1991년에는 IEEE1076에 추가하여 설계자들로 하여금 VHDL 모델을 공유하는데 도움을 주고 또한 합성 기능의 강화를 위해 9개로 구성된 표준 논리 레벨 MVL9('U', 'X', '0', '1', 'Z', 'W', 'L', 'H')를 정의한 IEEE1164(std_logic_1164)를 발표하였다. 1992년에는 VHDL이 미국 정부지원 공인 HDL(FIPS Pub172)로 정해졌으며 미국 정부와 하드웨어 개발을 계약하거나 표현하는 경우에는 반드시 사용해야 하는 유일한 표준언어가 되었다. 아울러 VHDL의 기능을 개선하기 위한 노력이 기울어져 1993년에는 VHDL1076-1987에 대한 새로운 버전인 IEEE1076-1993을 내놓게 되었다.

참고 자료

없음
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