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평가점수C

[전자회로실험] 음성증폭기 회로제작

등록일 2004.06.14 한글파일한컴오피스 (hwp) | 10페이지 | 가격 1,000원

소개글

3학년 1학기 전자회로 실험 텀프로젝트인 3단 음성증폭기에대한 보고서입니다. 전체회로해석, 각단 해석, 각단 시뮬레이션, 전체회로 시뮬레이션, 전자회로 DC 해석과 소신호 해석을 통한 각단 이득, 전체 이득 수식으로 증명 등등 전자회로의 모든 지식을 총 동원해 완벽한 보고서를 만들었습니다. 물론 텀프로젝트 1등했습니다.

목차

1. 주제 및 실험 관련사항
2. 전체 회로도
3. 각단 해석
4. 결론

본문내용

트랜지스터를 3단 cascade 형태로 연결하고, 거기에 +15V 정전압원으로 DC Bais를 시킨다. 이는 회로가 정상적으로 동작하도록 하고 입력하는 신호(small signal)의 증폭에 관한 정보를 제공한다.
첫째단(Q1)과 둘째단(Q2)은 emitter에 저항이 있는 Common Emitter Amplifier로서 증폭을 담당하고 셋째단(Q3,Q6)은 푸시풀 증폭기로서 앞단에서 증폭된 신호의 고 전력을 출력시키기 위한 Power Amplifier이다.
이 회로에서 쓰인 커패시터들을 살펴보면 C1, C2, C7은 AC coupling 커패시터로서 입력 신호와 전단에서 증폭된 신호의 DC 성분을 차단하기 위해 사용하고 있고, C8은 AC ground을 위해 사용하였다.(이는 후에 small signal analysis를 할 때 유용하다.) 나머지 첫째단과 둘째단의 이미터 쪽에 있는 C3, C4는 bypass 커패시터로서 이미터 저항(R3, R10)에 병렬로 연결하여 AC signal에 대한 다른 경로를 제공한다. 그래서 R3,와 R10에는 AC가 걸리지 않는다(simulation 참조). 이 bypass capacitor가 없다면 R3, R10에서 base에 입력되는 신호와 동상인 AC signal이 R3, R10 양단에 발생하여 AC signal의 감소를 가져오고, 이는 트랜지스터의 base와 emitter의 전압차를 낮추어서 결국 collector로 나가는 출력 signal의 감소를 가져오고, 결국 Gain의 감소를 초래한다.

참고 자료

없음
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