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[vhdl] fifo

등록일 2004.06.03 한글파일한글 (hwp) | 12페이지 | 가격 1,500원

소개글

소스및 시뮬레이션 화면

목차

⊙ source
⊙ test bench
⊙simulation

본문내용

⊙ source

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity fifo is
port ( clk : in std_logic;
wr, rd : in std_logic;
wrinc, rdinc : in std_logic;
wrptrclr, rdptrclr : in std_logic;
data_in : in std_logic_vector(8 downto 0);
data_out : out std_logic_vector(8 downto 0));
end fifo;

architecture BEHAVE of fifo is

type memory is array(0 to 7) of std_logic_vector(8 downto 0);
signal tmp_fifo : memory;
signal wrptr : std_logic_vector(2 downto 0);
signal rdptr : std_logic_vector(2 downto 0);
signal gap : std_logic_vector(2 downto 0);
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